结论前置：Chiplet的成本优势并非自动成立，它取决于芯粒数量、中介层面积与测试覆盖度三者的乘积效应。芯域洞察本期人物故事对话先进封装工艺工程师柳承志，用十年产线经验拆解这场良率博弈。

一、从引线键合到硅中介层：工艺逻辑的迁移

柳承志入行时做的是传统引线键合封装，转向Chiplet后他最深的感受是：工艺窗口从“单点控制”变成“系统协同”。芯域洞察认为，这一转变是理解先进封装工程难点的关键入口。

  • 传统封装关注单颗 Die 的贴装精度与焊线参数。
  • Chiplet 封装需同时控制芯粒共面性、中介层翘曲与微凸点对准。
  • 任一环节的微小偏差会在多芯粒互连处被放大。

柳承志说，产线上最怕的不是单站超差，而是各站都在公差内、组合起来却超出互连要求。芯域洞察提示，这正是先进封装需要早期协同设计的根本原因。

二、良率博弈：芯粒越多，测试越要前置

Chiplet 的良率模型与单芯片不同。柳承志的产线经验是：芯粒数量增加会放大已知良芯概率的衰减，测试覆盖度必须同步提升。

  • 已知良芯筛选要在封装前完成，避免坏芯粒占用昂贵的中介层位置。
  • 中介层面积越大，翘曲控制难度越高，需匹配相应的载板与贴装策略。
  • 测试成本随芯粒数量线性上升，需在覆盖率与成本间找平衡点。

芯域洞察注意到，柳承志团队采用的做法是把部分测试项前移到晶圆阶段，用早期筛选换取封装阶段的良率稳定。这一思路与架构侧的芯粒划分策略形成呼应。

三、成本曲线：什么时候Chiplet才真正划算

柳承志给出一个朴素判断：当单芯片面积逼近光罩极限、且良率随面积下降明显时，拆分芯粒的收益才开始覆盖封装与测试的额外成本。

  • 大面积单芯片的良率损失是拆分的主要经济动因。
  • 封装与测试的额外成本需按量产规模摊薄。
  • 芯粒复用可进一步摊薄设计成本，但需统一接口标准。

芯域洞察认为，Chiplet 的经济性判断应建立在公开可核验的良率模型与成本结构上，而非单一指标对比。柳承志也强调，产线数据只能说明趋势，具体项目仍需逐案评估。

四、给架构团队的一句提醒

采访最后，柳承志说了一句让芯域洞察印象深刻的话：封装工程师最希望架构团队在设计阶段就来产线看一次。芯粒怎么分、中介层多大、测试点留哪里，这些决定在图纸阶段就基本锁定了良率的上限。芯域洞察将持续关注先进封装与Chiplet的工程实践，为读者提供可核验的技术解读。